vivado（Ubuntu安装和使用Vivado）
- Ubuntu安装和使用Vivado
- vivado抓信号太多影响
- vivado是干什么的
- vivado之时序约束(一）
- vivado安装教程
- vivado中有32位和64位之分吗
- vivado hls和vivado的关系
- vivado错误总结
- 断网的电脑装vivado
- modelsim调用vivado IP核
一：安装ncurses库
二：安装Vivado
三：安装驱动
在安装目录/tools/Xilinx/Vivado/2018.3/data/xicom/cable_drivers/lin64/install_script/install_drivers执行
四：重启电脑
五：启动Vivado
输入命令：
在该文件末端，添加：
关闭终端，并在你想创建vivado工程的目录下，右键打开终端，然后输入命令：
vivado抓信号太多影响解决方法如下：
1、 信号前面将keep hierarchy选择YES ，或者选择soft（在综合时保持层次），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。
2、 信号前面使用 (* KEEP = “{TRUE|FALSE |SOFT}” *)，可以防止信号被综合掉，但是无法防止在布局布线的时候优化掉
3、 信号前面使用(* DONT_TOUCH= “{TRUE|FALSE}” *)，可以防止信号在综合，以及布局布线的时候被优化掉。
vivado是干什么的
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。
这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。
为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计，实现重用的标准算法和RTL IP 封装技术，标准IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真性能提升了100倍。
为了解决实现的瓶颈，Vivado工具采用层次化器件器和布局规划器、速度提升了3 至15 倍，且为SystemVerilog提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。
此外，增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
1.输入端口到FPGA内部时序单元的路径
2.FPGN内部时序单元间的路径
3. FPGA部序单元.到输出端口的路径
单元计时弧-单元输入引脚和输出引脚之间的计时弧。网络定时弧- 驱动器（输出引脚）和负载（输入引脚）之间的网络（线）的定时弧。?
起点- 所有输入端口/引脚或时序单元的时钟端口/引脚都被视为起点。
终点- 顺序单元的所有输出端口/引脚或 D 引脚都被视为终点。
这里 就是setup time， 就是那个hold time。setup time和hold time对于一个触发器来说是固定的参数。也就是说要完成一次正常的数据锁存，数据必须要在setup time和hold time的时候保持稳定。在实际的电路当中一个触发器的运行周期必须满足：
? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
这里只有 （传输延时）是可变的，与具体的电路结构设计有关。 传输的延时越短，FPGA可运行的时钟速率就越高。
检验 Setup是否满足要求，这边引入setup slack概念，只要setup slack的直大于零即setup检查满足要求，其计算公式如下:
? ? ?setup slack = data required time - data arrival time
其中:
data required time = destination clock edge time + destination clock path delay - clock uncertainty- setup time
data arrival time? ? = source clock edge time + source clock path delay + clock to output time + data path delay
公式代入可得到:
setup slack = ( destination clock edge time - source clock edge time) +(destination clock path delay - source clock path delay) - clock uncertainty - setup time - clock to output time - data path delay
? ? ? ? ? ? ? ? ? ?= ?+( - )- -? ?- ?-?
在 Setup检查中source clock一定超前于destination clock.
、 可以通过时序约束确定其值， ， 是时序单元的属性值，( - )在布局布线后其值也能确定，剩下 对 影响最大，一个设计Setup检查中的关键路径往往是 值最大的一条路径,影响其值有很多原因，如逻辑级数过多，扇出导致布线延时过大.
?setup slack = data arrival time -??data required time
其中:
data required time = destination clock edge time + destination clock path delay + clock uncertainty + setup time
data arrival time? ? = source clock edge time + source clock path delay + clock to output time + data path delay
公式代入可得到:
setup slack = ( source clock edge time - destination clock edge time) + (source clock path delay - destination clock path delay) - clock uncertainty - setup time + clock to output time + data path delay
? ? ? ? ? ? ? ? ? ?=? ?
????????与Setup检查不同，在Hold检查下destination clock超前于source clock.在Setup检查中，Tdestination to source的值选取destination clock和l source clock相差最小的情况下进行分析;而Hold检查中 Tsource to destination的值选取所有Setup关系分别进行分析，每一种 Setup关系对应有两种情况，然后选取所有情况中 的值大于计算对应的 :
????????a.取 Setup关系的前一个destination clock沿
????????b.取 Setup关系的destination clock沿
Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种:
Primary Clocks主时钟;
Generated Clocks衍生时钟;
Virtual Clocks 虚拟时钟。
1 Primary Clocks
主时钟一般是FPGA外部芯片如品振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起始点Ons 点)。主时钟的约束命令如下:
create_clock -name 《clock_name》 -period 《period》 -waveform {《rise_time》 《fall_time》}
2 Generated Clocks
衍生时钟是由设计内部产生，一般由时钟模块MMCM or PL或者逻辑产生，并且对应有一个源时钟，源时钟可以是系统的主时钟或者另外一个衍生时钟。约束衍生时钟时，除了定义周期，占空比，还需要指明与源时钟的关系。通过create_generated_clock命令约束衍生时钟，命令如下:
create_generated_clock -name《generated clock name》 -source 《master clock source pin or port》 -divide_by 《div_factor》 《pin_or_port》
3 Virtual Clocks
虚拟时钟是在FPGA设计不存在的时钟，但是FPGA与板上的其它芯片间有数据交互，属于FPGA 内部时序单元到输出端口的路径。芯片上的时钟并不是由FPGA提供，Vivado在进行这部分时序分析时并不知道芯片的时钟，因此需要定义一个虚拟时钟，然后约束输出端口的output delay。
约束虚拟时钟的命令也是create_clock，但是其不需要指定-source，如下指令:
create_clock -period 100.000 -name SCLK -waveform {0.000 50.000}
vivado安装如下：
首先下载vivado webpack installer,目前最新版本为2019.1。
开始安装，可以选择VIvado HL Webpack版本点击next继续安装。
接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。
接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。
Vivado使用
本使用指南将指导读者在 Xilinx Vivado 环境下，使用 Verilog HDL 语言设计一个简单的数字电路样例。
一个典型的设计流程包括创建 model，创建用户约束文件，创建 Vivado 项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成 bitstream 文件，最后将 bitstream 文件下载到硬件中，并确认硬件能否正确的实现功能。
读者即将学习的设计流程将基于 Artix-7 芯片的 Basys3 基板和 Nexys4 DDR 基板。
一个典型的设计流程如下图所示，画圈数字的顺序将和本指南中的指导步骤的顺序一致。
没有。
vivado安装在32位计算机上，很遇到不少莫名其妙的现象。 通过交流以及自己开发遇到的情况，经常会发现VIVADO在使用期间出现很多莫名其妙的现象。通过比较对比，发现64的win7操作系统就没有这些莫名其妙的错误提示等等。32 位安装程序仅适用于 32 位操作系统，在 64 位计算机上不受支持。
vivado hls和vivado的关系：其有推出了新软件VIVADO，其实主要原因还是用这个软件来支持zyqn芯片。vivado hls 的全称是 high-level synthesis 高性能综合。
本文通过对OpenCV中图像类型和函数处理方法的介绍，通过设计实例描述在vivadoHLS中调用OpenCV库函数实现图像处理的几个基本步骤，完成从OpenCV设计到RTL转换综合的开发流程。 开源计算机视觉 (OpenCV) 被广泛用于开发计算机视觉应用。
Vivado工具：
“All-Programmable”器件不只是涵盖可编程逻辑设计，还涉及到可编程系统集成，要在更少的芯片上集成越来越多的系统功能。为了构建上述系统，我们会面临一系列全新的集成和实现设计生产力瓶颈，这是我们必须要解决的问题。
集成瓶颈，集成C 语言算法和RTL 级IP，混合DSP、嵌入式、连接功能、逻辑领域，模块和“系统”验证，设计和IP 重用，实现瓶颈，层次化芯片布局规划与分区，多领域和多晶片物理优化，多变量“设计”和“时序”收敛的冲突，设计后期发生的ECO及变更引起的连锁反应。
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pin planning error原因是? ?GPIO_LED_0 。注意观察bd文件中的引脚名称和xdc文件是否一样，或者打开implementation-----》la
错误原因：地址分配有问题，点击其中一个小按钮自动分配下地址就行了
具体操作如下
1、大家可以先下载【Vivado仿真工具2017.1破解版】
2、下载完成后解压出来，打开文件夹点击【Xsetup】进行安装；
3、设置一下安装路径，默认是C盘，大家可以进行修改，
4、点安装后，等待完成安装，需要很长一段时间
5、安装过程中还会跳出以下两个安装界面，直接都点击安装即可；
6、安装完成后如果弹出错误提示，一般是电脑中缺少vs导致的，可以使用DirectXRepair修复一下
7、开始破解，安装完成后会自动跳出“Vivado license manager”界面，选择“Load License”，点击“Copy License”按钮；
8、找到license文件目录，导入“vivado.lic”文件；
9、点击“View License Status”查看证书状态证书的截止有效时间“Version Limit”一栏都是到2037年5月，表示激活成功
打开vivado， 点击tools下的compile simulation libraries，设置Modelsim的路径以及生成libraries的位置
打开Modelsim安装路径下的modelsim.ini以及生成库路径下的modelsim.ini
将生成库路径下的modelsim.ini中所有IP库全部复制到安装路径modelsim.ini中的对应位置
把vivado工程中IP核文件下的sim文件中对应的.v文件或者.hdl文件添加到我们modelsim工程中
注意vivado不同版本需要不同的Modelsim版本，如果不是对应的可能在compile libraries显示编译不成功，vivado2018.3需要对应modelsim10.6
